Podczas gdy w branży debatuje się, czy skalowanie 2 nm jest nadal wykonalne, następuje bardziej krytyczna zmiana: nawet jeśli uda nam się jeszcze bardziej zmniejszyć tranzystory, wydajność i efektywność nie będą się już automatycznie poprawiać.Nigdzie nie jest to bardziej prawdziwe niż w przypadku SRAM, niegdyś najbardziej ustandaryzowanego i stabilnego bloku w chipach.
W miarę powiększania się macierzy SRAM i wydłużania linii bitowych pojawiają się poważne problemy: rosnące opóźnienie RC, błędy zapisu na dalekim końcu i większe zużycie energii.SRAM nie jest już prostą komórką pamięci – stała się kluczowe wąskie gardło od tego zależy, czy zaawansowane chipy mogą działać niezawodnie.
Prawdziwym przełomem przy 2 nm nie jest sama większa gęstość.Jest to świadomość, że SRAM musi ewoluować od problemu na poziomie urządzenia do problemu wyzwanie projektowe na poziomie systemu, rozwiązane poprzez połączenie innowacji w zakresie procesów, obwodów i układów.
Podstawowe przesłanie
W węźle 2 nm SRAM zatrzymuje się podążanie skalowanie procesu.Wkracza w erę DTCO (kooptymalizacja technologii projektowania) aby jednocześnie przełamać wąskie gardła w zakresie gęstości, mocy i przepustowości.
SRAM: Najtrudniejszy blok skalujący w zaawansowanych procesach
Skalowanie SRAM gwałtownie zwolniło, odbiegając od skalowania logiki liniowej.Ciągłe doskonalenie wymaga obecnie głębokiej wspólnej optymalizacji procesu i projektu.
Przy długości 2 nm i więcej, SRAM nie może po prostu kurczyć się wraz z procesem – to trzeba przeprojektować od podstaw.
Technologia przegięcia: Nanoarkusz przy 2 nm
Era 2 nm przynosi zmiany strukturalne w tranzystorach:
- Przejście: FinFET → Nanoarkusz (GAA)
- Wyższy współczynnik Ion/Ioff (większa zdolność odczytu/zapisu)
- Niższy wyciek
- Lepsza kontrola krótkich kanałów
Wynik: każda linia bitowa może obsłużyć prawie dwa razy więcej komórek, zapewniając znaczny wzrost gęstości.
Podstawowy konflikt: wzrost gęstości a degradacja sygnału
Większa gęstość stwarza nowe problemy:
- Dłuższe linie bitowe → zwiększone opóźnienie RC
- Pogorszona zdolność zapisu w odległych komórkach
- Wyniki dalekiego zasięgu NBL są znacznie słabsze niż bliskie końca
Większe tablice nie przynoszą czystego wzmocnienia – one wprowadzają ryzyko zniekształcenia sygnału i niezawodności.
Rozwiązania: Innowacja SRAM na poziomie systemowym
Nowoczesna pamięć SRAM opiera się na pełnym zestawie innowacji w zakresie obwodów i układów, aby pokonać ograniczenia fizyczne:
1. Asystent zapisu FE
Dwustronny napęd i metalowe sprzęgło przywracają wydajność zapisu na poziomie zbliżonym do końcowego.
2. Ładowarka wstępna FE
Przyspiesza ładowanie linii bitowej, aby rozwiązać wąskie gardła prędkości wynikające z długich linii bitowych.
3. Kompaktowy układ
Konfiguracja 2-bitowa – 3-rzędowa poprawia wydajność i gęstość macierzy wykraczającą poza skalowanie urządzenia.
4. Podwójnie pompowana pamięć SRAM
Umożliwia 1 odczyt + 1 zapis na cykl, zwiększając przepustowość bez utraty obszaru (w porównaniu z 8T SRAM).
5. Podwójne śledzenie
Dynamiczna optymalizacja marginesu napięcia zwiększa częstotliwość o 6% i zmniejsza moc o 11%.
Wyniki końcowe: poprawa gęstości, wydajności i przepustowości
2 nm Nanosheet SRAM osiąga przełomowe parametry:
- Gęstość: 38,1 Mb/mm²
- Poprawa Vmin: >300mV
- Częstotliwość: 4,2 GHz przy 1,05 V
- Wydajność: ~1,19× w porównaniu z SRAM 3 nm
SRAM ewoluuje teraz, aby sprostać wymaganiom Architektury AI i HPC.
Implikacje branżowe
Konkurencja w zakresie zaawansowanych półprzewodników uległa zmianie:
- Od wydajności tranzystora → pamięć + połączenie międzysieciowe + możliwości projektowania systemu
- SRAM stał się ukryty wyznacznik wydajności i wydajności chipów AI
Wniosek
W erze 2 nm postęp SRAM nie wynika już z kurczenia się wymiarów.Pochodzi z kooptymalizacja układu obwodów urządzenia (DTCO), wykorzystując metody na poziomie systemu do przekraczania fizycznych ograniczeń.
SRAM nie opiera się już tylko na zaawansowanych procesach – tak właśnie jest redefiniując wartość zaawansowanych procesów do sztucznej inteligencji i obliczeń o wysokiej wydajności.